48PLLs Field Programmable Gate Array 0.95V Programmable Logic Chip GW2A-LV18MG196C8/I7

FPGA-现场可编程门阵列 可编程逻辑芯片 GW2A-LV18MG196C8/I7

GW2A/GW2AR 系列的 FPGA 产品
原理图手册
介绍
用户在设计电路板时,应遵循一系列规则,当
使用 GW2A/GW2AR 系列的 FPGA 产品时.本手册描述了
GW2A/GW2AR 系列 FPGA 产品的特性和特殊功能,并提供了一个综合的检查表来指导设计
 外部晶体振荡器电路的参考
 GW2AR 银行电压
 支持的配置模式
 引脚分布
电源
概述
1. 概述
GW2A/GW2AR 系列 FPGA 产品的电压类型包括
核心电压 (VCC),PLL 电压 (VCCPLL),辅助电压 (VCCX) 和银行
电压 (VCCIO).
VCCX 是一个辅助电源,用于连接芯片的内部
,采用 2.5V 或 3.3V 电源供电.如果不存在 VCCX,I/O,
OSC 和 BSRAM 电路将受到影响,芯片将无法
正常工作.
2. 功率指数
用户应确保 GOWINSEMI 产品始终在
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的推荐工作条件和范围内使用.超出工作
条件和范围的数据仅供参考.GOWINSEMI 不保证所有设备在标准
工作条件和范围之外都能按预期工作.

表1列出了每个电源电压的建议工作范围.
表2建议工作范围
名称
描述
VCC
电源电压
最小值
最大值
VCCPLL
0.95V
PLL电源
1.05V
VCCO
0.95V
I/O Bank电源
1.05V
VCCX
1.14V
辅助电源
3.465V
3.135V
3.465V
3. 总电源
对于特定的密度,封装和资源利用率,GPA工具可以
用于评估和分析功耗.
4. 上电时间
上电时间参考范围:0.2 ms ~ 2 ms.
注意!
 如果上电时间超过2毫秒,您需要确保上电顺序是VCC,然后是VCCX/VCCIO；
 如果上电时间少于0.2毫秒,建议增加电容以延长上电时间.
5. 电源滤波器
每个FPGA电源输入引脚连接一个0.1微法的陶瓷电容到地.
输入端的VCC核心电压应首先进行
噪声处理.具体参考如图1所示:
图1 输入端VCC核心电压的噪声处理
V1P0
FB
VCC
C 4.7微法
GW2A/GW2AR系列的FPGA产品隔离和滤波VCCPLL.




具体参考见图2:
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图2 隔离和滤波VCCPLL

FB是一个磁珠,参考型号mh2029-221Y,陶瓷电容4.7uF,100nF和10nF.它提供超过
±10%的精度.
JTAG下载
1. 概述
JTAG下载用于将位流数据下载到FPGA的
SRAM,片上闪存或片外闪存.
2. 信号定义
表3 JTAG配置模式的信号定义
名称 I/O 描述
TCK I JTAG模式下的串行时钟输入

TMS I,内部弱拉
上拉JTAG模式下的串行模式输入
TDI I,内部弱拉
上拉JTAG模式下的串行数据输入
TDO O JTAG模式下的串行数据输出

3. JTAG电路参考
图3 JTAG电路参考

注意!
 电阻精度不低于5%；
 JTAG插座的第6引脚电源可以调整为VCC1P2,
VCC1P5, VCC1P8和VCC2P5,根据需要.
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MSPI 下载
1. 概述
作为主设备,MSPI 配置模式会自动从片外闪存读取
配置数据并发送到
FPGA SRAM.
2. 信号定义
表 4 MSPI 配置模式的信号定义
名称
I/O
描述
O
MCLK
MSPI 模式下的时钟输出
O
MCS_N
MSPI 模式下的 MCS_N,低电平有效
I
MI
MSPI 模式下的数据输入
O
MO
MSPI 模式下的数据输出
3. MSPI 电路参考
图 4 MSPI 电路参考
U
MCS_N
1
VCC3P3
R
MI
2
4.7K
3
4
CS
DO
WP
VCC
8
HOLD
CLK
6
GND
DI
5
W25Q64
注意!
VCC3P3
7
MCLK
R
4.7K
C
100nF
MO
串行闪存芯片型号仅供参考.也可以使用具有
相同索引的串行闪存存储.电阻精度不低于 5%.
时钟引脚
1. 概述
时钟引脚包括 GCLK 全局时钟引脚和 PLL 时钟引脚.
GCLK:在 GW2A/GW2AR 系列的 FPGA 产品中,GCLK 引脚分布在四个象限.每个象限提供八个 GCLK 网络.
GCLK 的可选时钟资源可以是引脚或 CRU.从专用 I/O 选择时钟可以带来更好的 timing.
PLL:频率(乘和除),相位和 Duty Cycle 可以通过配置参数来调整.
2. 信号定义



表5 时钟引脚信号定义
名称
I/O
GCLKT_[x]
I/O
描述
全局时钟输入引脚,T(真),[x]:全局时钟
编号
GCLKC_[x]
I/O
全局时钟输入引脚,C(比较),[x]:全局
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名称
I/O
描述
时钟编号
LPLL_T_fb/RPLL_T_fb I
LPLL_C_fb/RPLL_C_fb I
L/R PLL反馈输入引脚,T(真)
L/R PLL反馈输入引脚,C(比较)
LPLL_T_in/RPLL_T_in I
LPLL_C_in/RPLL_C_in I
L/R PLL时钟输入引脚,T(真)
L/R PLL 时钟输入引脚, C(Comp)
3. 时钟输入选择
如果外部时钟输入作为 PLL 时钟,建议用户输入
从 PLL 专用引脚.如果外部时钟从单端输入,选择 PLL_T 端. GCLK 是全局时钟,直接连接到设备中的所有资源. 如果 GCLK 从单端输入,建议使用 GCLK_T 端. 差分引脚 1. 概述 差分传输是一种信号传输技术 根据信号线和地线之间的差异进行操作.在这两条线上发送的差分传输信号,









两个信号的幅度相同且具有相同的相位,但
极性相反.
2. LVDS
LVDS是一种低电压差分信号,提供低功耗
,低比特错误率,低串扰和低辐射.它
利用低电压摆幅高速差分传输数据.不同的封装使用不同的信号.请参阅 Package Pinout Manual中的True LVDS部分以获取更多详细信息. 注意!  GW2A/GW2AR系列FPGA产品的所有BANK支持True LVDS输出；  GW2A/GW2AR系列FPGA产品的BANK0/1支持100欧姆差分输入电阻；






 如果将BANK用作差分输入,则需要100欧姆终端电阻；
 PCB的不同的线路阻抗控制在约100欧姆.
READY, RECONFIG_N, DONE
1. 概述
RECONFIG_N是FPGA编程中的复位功能
配置.如果RECONFIG_N为低电平,FPGA无法配置.
作为一个配置引脚,需要一个脉冲宽度不小于
25ns的低电平信号来启动GowinCONFIG重新加载比特流数据,根据
MODE设置值.你可以通过写入逻辑控制该引脚并
触发设备重新配置.
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READY,只有在READY信号为高时,FPGA才能进行配置.
应使用电源开启或触发来恢复设备
当READY信号为低时,RECONFIG_N.
作为一个输出配置引脚,FPGA可以指示当前的配置状态.
如果设备满足配置条件,READY信号为高.
如果设备配置失败,READY信号变为低.
作为一个输入配置引脚,可以通过其自身逻辑或在设备外部手动操作来延迟配置.
DONE,DONE信号表示FPGA已成功配置.
配置成功后,信号为高.

作为一个输出配置引脚,FPGA 可以指示当前配置是否成功.如果配置成功,DONE 为
高电平,并且设备进入工作状态.如果设备配置失败,DONE 信号保持低电平.对于输入类型,用户可以通过其内部逻辑或手动操作 设备外部来延迟向用户模式的进展. 当 RECONFIG_N 或 READY 信号为低电平时,DONE 信号为低电平.当通过 JTAG 电路配置 SRAM 时,DONE 没有影响. 2. 信号定义 表 6 信号定义 名称 I/O RECONFIG_N I,内部弱 上拉

包装和运输说明

- 根据标准出口包装.

客户可以根据自己的需求选择纸箱,木箱和木托盘.

问与答

1. 如何获取价格?

我们通常在收到您的询问后24小时内报价(周末和节假日除外).如果您急需价格,请发送电子邮件或以其他方式联系我们,以便我们为您提供报价.

2. 您的交货时间是多久?

这取决于订单的数量和您下单的季节.通常,我们可以 在7到15天内发货(对于小批量订单),对于大批量订单,大约需要30天.

3. 你们的付款条件是什么?

工厂价格,30%定金,70%货款在发货前电汇.

4. 交通方式是什么?

可以通过海运,空运或快递(EMS,UPS,DHL,TNT,FEDEX等)运输.下单前请与我们确认.

5. 你如何帮助我们的业务建立长期良好的关系?

我们保持良好的质量和有竞争力的价格,以确保我们的客户受益.

2. 我们尊重每一位客户为我们朋友.我们真诚地与他们做生意,并与他们交朋友,无论他们来自哪里.

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